| SCL | Serial Presence Detect Clock синхронизация интерфейса идентификации I²C |
| SDA | Serial Presence Detect Data — данные интерфейса идентификации I²C |
| SA[0:2] | Serial Presence Detect Address — адрес модуля в интерфейсе I²C, задается коммутацией выводов гнезд для модулей на уровни логических «0» и «1» |
| WP | Write Protect — защита записи в EEPROM |
| VCC | Power — питание (+5 или +3,3 В) |
| VSS | Ground — общий провод |
| NC | No Connect — неиспользуемый (свободный) контакт |
| DU | Don't Use — запрещенный к использованию контакт |
| Специфические сигналы SDRAM |
| DQMB0-DQMB7 | Data Mash Byte — маски байт (синхронизируются по фронту CK). Высокий уровень во время операции чтения переводит выходные буферы соответствующего байта в высокоимпедансное состояние с задержкой на 2 такта, операция записи блокируется без задержки |
| S0#, S1#, S2#, S3# | Select — разрешение (низким уровнем) декодирования команд микросхемами SDRAM соответствующих банков. При высоком уровне новые команды игнорируются, но выполнение предыдущей не прерывается |
| CK[0:3] | Clock Inputs — тактовые импульсы системной шины, положительный перепад синхронизируют все входные сигналы (кроме CKE) |
| CKE0, CKE1 | Clock Enables — разрешение синхронизации (высокий уровень) для банков микросхем. Низкий уровень переводит в режим пониженного потребления или саморегенерации |
| A[0:9], А[11:13] A10/АР | Address Inputs, Address Input 10/Autoprecharge — в цикле команды активации банка А[0:13] определяют адрес строки (по подъему CK). В цикле команды чтения или записи А [0:8] определяют адрес столбца, АР используется для указания (высоким уровнем) на операцию автопредзаряда (autoprecharge) банка А (BA0=0) или В (BA1=1) по окончании текущего пакетного цикла. В цикле команды предзаряда при высоком уровне АР предзаряд осуществляется в обоих банках, при низком — только в банке, определяемом линией BA0 |
| BA0, BA1 | SDRAM Bank Address — выбор внутреннего банка микросхемы SDRAM (использует линии, назначенные на адреса А11, A12 модулей DRAM) |
| REGE | Register Enable — разрешение синхронной работы регистров управляющих и адресных сигналов. При высоком уровне регистр защелкивает сигналы по фронту CK, а микросхемы памяти зафиксируют эти значения в следующем такте. При низком уровне регистр работает в режиме буфера (допустимо лишь для 66 МГц) |
| Дополнительные сигналы модулей DOR SDRAM |
| DQS[0:17] | Двунаправленные стробы данных, формируемые источником |
| CK# | Инверсный вход синхронизации (пара к CK) |
| VREF | Вход опорного напряжения интерфейса SSTL_2 |
| RESET# | Вход асинхронного сброса регистра |
