2…0 1 Циклы ожидания 0-й группы портов ввода-вывода от 0 до 7

Таблица 4.2в Регистры таймера

Разряд Исходное состояние Назначение
Регистр периода таймера TPERIOD, адрес памяти данных=0x3FFD
15…0 X Период таймера от 0 до 0xFFFF
Регистр счетчика таймера TCOUNT, адрес памяти данных=0x3FFC
15…0 X Счетчик таймера от 0 до 0xFFFF
Регистр масштабирования таймера TSCALE, адрес памяти данных=0x3FFB
15…8 0 Не используются
7…0 X Масштабирование таймера от 0 до 0xFF

Таблица 4.2г Регистры последовательного порта SPORT0

Разряд Исходное состояние Назначение
Регистр разрешения многоканального приема S0RW1, адрес памяти данных = 0x3FFA
15…0 X Разрешение приема канала 31…16
Регистр разрешения многоканального приема S0RW0, адрес памяти данных = 0x3FF9
15…0 X Разрешение приема канала 15…0
Регистр разрешения многоканальной передачи S0TW1, адрес памяти данных=0x3FF8
15…0 X Разрешение передачи канала 31…16
Регистр разрешения многоканальной передачи S0TW0, адрес памяти данных=0x3FF7
15…0 X Разрешение передачи канала 15…0
Регистр управления S0CR, адрес памяти данных=0x3FF6
15 0 Разрешение многоканальности: 0 — запрещено, 1 — разрешено
Добавить отзыв
ВСЕ ОТЗЫВЫ О КНИГЕ В ИЗБРАННОЕ

1

Вы можете отметить интересные вам фрагменты текста, которые будут доступны по уникальной ссылке в адресной строке браузера.

Отметить Добавить цитату