| Сигналы для банка 1 DRAM | OE0#, WE0#, RAS1# | ОЕ2#, WE2#, RAS3# | ||||||
| Сигналы для банка 0 SDRAM | CKE0 | CKE0 | CKE0 | CKE0 | CKE0 | CKE0 | CKE0 | CKE0 |
| S0# | S0# | S2# | S2# | S0# | S0# | S2# | S2# | |
| CK0 | CK1 | CK2 | CK3 | CK0 | CK1 | CK2 | CK3 | |
| Сигналы для банка 1 SDRAM | CKE1 | CKE1 | CKE1 | CKE1 | CKE1 | CKE1 | CKE1 | CKE1 |
| S1# | S1# | S3# | S3# | S1# | S1# | S3# | S3# | |
| CK0 | CK1 | CK2 | CK3 | CK0 | CK1 | CK2 | CK3 | |
Таблица 7.12. Связь контрольных бит с управляющими сигналами для модулей DIMM-168 второго поколения
| Организация (разрядность микросхем DRAM) | Линии CAS# (DQMB для SDRAM) | |||||||
|---|---|---|---|---|---|---|---|---|
| 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | |
| Контрольные биты | ||||||||
| 72-бит Parity | 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 |
Вы читаете Аппаратные интерфейсы ПК. Энциклопедия
